記事要約

- Photonics-SOIのほぼ独占 Soitecは主要シリコンフォトニクスファウンドリすべてが出発材料として依存するPhotonics-SOIエンジニアードウェーハのほぼ独占的サプライヤー。

- 5層の需要複合効果 クラスター規模拡大、ASIC/GPUあたりの光学部品増加、SiPhoのシェア拡大、スケールアップ光学、メモリ・ディスアグリゲーション——すべてが同一ウェーハに集中。

- SiPhoがデファクトスタンダードに コストと量産性で今日既にリードし、1.6Tおよび3.2Tの世代でInP/EMLとの性能差を急速に縮小。

- プラガブル→NPO→CPOは代替ではなく強化 各ステップでシステムあたりのシリコン面積が増加し、Photonics-SOI需要を押し上げる。

- Smart Cutによる動的モート Photon→Photon Plus→Photon Ultraのロードマップは既にCPO時代の顧客仕様に対して共同開発中。

イントロダクション

前回のNotesでPOET Technologiesとその光インターポーザーを紹介した——レーザー、検出器、導波路を単一チップスケールの光エンジンに統合するプラットフォームだ。POETは低コストでCMOS互換の製造を実現するため、標準的なバルクシリコン上にインターポーザーを構築し、特殊基板の使用を意図的に避けている。Soitecはサプライチェーンのより上流に位置する：高性能光回路の出発材料としてすべてのシリコンフォトニクスファウンドリが必要とする、特殊なPhotonics-SOI（シリコン・オン・インシュレーター）エンジニアードウェーハを製造している。両社はAI主導の光インフラ構築から恩恵を受けるが、その方法は異なり補完的だ。

SiPho需要の急増

Soitecのポジショニングを理解するには、シリコンフォトニクス（SiPho）の需要がなぜこれほど急加速しているか——そしてこの加速が複数の、複合する層を持つことを理解する必要がある。

出発点：InP/EMLの供給逼迫

現在、ほとんどの光トランシーバーはインジウムリン（InP）基板上に電気吸収型変調レーザー（EML）を直接集積して製造されている。EMLベースのトランシーバーは歴史的に高速プラガブルにおいて最高の生性能を提供してきた。

問題は、InPとEMLのサプライチェーンがAI規模の需要に対応できるよう構築されていないことだ。InPはシリコンよりはるかに小さいウェーハサイズで少量生産されるIII-V族化合物半導体だ。EML製造は複雑で歩留まりが低く、少数のサプライヤーに集中している。主要EMLプロバイダーであるLumentumは独自のキャパシティボトルネックを抱えている。その結果、ファウンドリへのInPウェーハの納期は複数四半期に及び、AIが桁違いのユニット数を要求するまさにこの瞬間に、光トランシーバー市場は真に供給制約された状態にある。

これこそが業界をシリコンフォトニクスへ傾斜させた触媒だ。

ピボット：SiPhoが唯一のスケーラブルな答え

SiPhoトランシーバーは、個別の連続波（CW）レーザー（依然として通常InP上だが、EMLよりはるかに単純なデバイス）と、導波路・変調器・検出器のためにPhotonics-SOIウェーハ（Soitec製）上に構築されたフォトニック集積回路（PIC）を組み合わせて使用する。

歴史的に、SiPhoはより安価で低性能なオプションとして見られてきた——多くのユースケースには十分だが、プレミアムな選択肢ではなかった。この評価はリアルタイムで書き換えられている：

- コスト：SiPhoはCMOSインフラと200/300mmウェーハを活用し、単価を劇的に引き下げる

- 量産性：シリコンフォトニクスファウンドリ（TSM、GFS、Tower、Intel）はInPでは不可能な方法でキャパシティを拡大できる

- 性能：これは多くの観測者が過小評価している部分だ。Towerが近く導入するシリコン-ゲルマニウムハイブリッドボンディングは、InP/EMLとの性能差を実質的に縮小し、より高いデータレートでは凌駕する可能性がある

SiPhoがコストと量産性だけでなく性能でもリーダーになれば、業界が標準化するあらゆる理由がある。3.2Tトランシーバーに近づくにつれ、現行のInP/EML技術はヘッドルームが尽きる——業界はD-EML（まだ初期段階でキャパシティ制約あり）かシリコン-ゲルマニウムを用いたSiPhoが必要になる。後者はより多くのPhotonics-SOI需要を指し示し、D-EML採用の場合もほとんどのハイブリッド設計でSiPhoベースの受光器（Ge-on-Si光検出器）に依存する。

採用曲線は既に急峻だ。Innolightの経営陣のコメンタリー——市場全体の有用な代理指標——はSiPhoが2025年の光トランシーバーの約20%から現在約50%へ上昇し、2027年には約70%への道筋があることを示唆している。

Soitecに積み重なる5層の需要

ここから投資ケースが単一の追い風以上に強力になる。少なくとも5つの複合する需要ドライバーがそれぞれ独立して重要であり、すべてが同じ方向に引っ張っている：

レイヤー1：AIクラスターの大規模化。 10万GPU規模のクラスターは1万GPU規模より遥かに多くの光トランシーバーを必要とする——線形ではなく超線形で、なぜなら多くのトポロジーでネットワークファブリックはノード数の二乗にスケールするからだ。クラスター規模だけで複数年の追い風となる。

レイヤー2：ASIC/GPUあたりのトランシーバー増加。 アクセラレーターあたりの帯域幅が上昇するにつれ（Nvidiaのロードマップが最も明確な例）、チップあたりの光レーン数が増加。各世代が同じコンピュートダイの周りにより多くの光学部品を搭載する。

レイヤー3：SiPhoがInP/EMLからシェアを奪取。 上述の通り——既に進行中で加速しており、Innolightの20%→50%→70%の軌道が参照点だ。

レイヤー4：NPOとCPOを通じてスケールアップ領域へ拡張。 現在の光トランシーバーは主にスケールアウト現象（サーバーとラックの接続）だ。スケールアップ——単一アクセラレーター複合体内部の超高帯域幅ドメイン——は歴史的にカッパーだった。帯域幅要件がカッパーの到達範囲を超えるにつれ、光学はパッケージ内部へ移動する。SiPhoが性能でも勝てば、カッパーが現在対応できていないはるかに大きなスケールアップTAMが解放される。

レイヤー5：メモリプーリング。 これは最も過小評価されているドライバーだ。モデルが成長するにつれ「メモリウォール」が制約要因になる——個々のGPUは十分なHBMを持たず、ノード間でメモリを複製するのは無駄だ。アーキテクチャ上の答えはディスアグリゲーテッド・メモリプール：多数のアクセラレーターが光リンクを介してアクセスする共有メモリプールだ。これが機能するには、コンピュートとメモリ間に極めて高帯域幅・低レイテンシーの光インターコネクトが必要——まさにSiPho/CPOが実現するものだ。メモリプーリングは従来のネットワーキングに加えて光トランシーバー需要の新カテゴリーを生み出し、クラスター規模ではなくモデル規模にスケールする。

プラガブルからCPOへ——NPOが重要な理由

業界の長期的方向性は、電気-光変換をASICにますます近づけることだ。プラガブルは10〜30cm離れている。コパッケージド・オプティクス（CPO）はフォトニックエンジンをASICと同一パッケージ内に配置し、電気的到達距離をセンチメートルからミリメートルに縮め、消費電力、レイテンシー、SerDes複雑性を劇的に削減する。

しかしCPOは本当に難しい。NvidiaがCPO向けに発表したマイクロリング変調器（MRM）アプローチは技術的に有望だ——マイクロリング変調器はマッハ・ツェンダー変調器より小型で電力効率が高い——しかし温度とプロセスバラつきに対して極めて敏感であり、製造と信頼性を複雑にする高度な熱制御ループを必要とする。これらのエンジニアリング課題は、完全なCPO採用が最も楽観的なタイムラインより遅れる可能性が高いことを意味する。

ここでニアパッケージド・オプティクス（NPO）が登場する。NPOは光エンジンをASICと同一基板上または極めて近くに配置——プラガブルより近いが、CPOほど深く統合されない。パッケージ内光統合の全体的な複雑性なしに、CPOの電力とレイテンシーの利点の大部分を獲得する。今後2〜3年間、NPOが現在のプラガブルと完全CPOの中間の橋渡しとなると予想する。

決定的に重要なのは、このプラガブル→NPO→CPOの連続体のあらゆるステップがシリコンフォトニクス上に構築され、シリコンフォトニクスはPhotonics-SOI上に構築される——Soitecがほぼ独占的に供給している。各アーキテクチャステップは実際にシステムあたりのシリコン面積を増加させる——光エンジンが増殖しダイサイズが拡大するからだ。

なぜ具体的にSoitecなのか

主要SiPhoファウンドリ（TSM、GFS、Tower、Intel）のほとんどがPhotonics-SOI上で構築する——埋め込み酸化膜（BOX）層の上に精密に制御された約220nmのトップシリコン層を持つ特殊なシリコン・オン・インシュレーター基板だ。この構造がコンパクトで低損失の単一モード導波路に必要な屈折率コントラストを提供し、高速変調器とゲルマニウム光検出器のモノリシック集積を可能にする。AIアプリケーションにおけるスケーラブルで量産可能なシリコンフォトニクスのデファクトスタンダードとなっている。

{{SOI.PA}}（Soitec）はそれらウェーハの支配的サプライヤーだ——フランスの特殊基板企業で、チップそのものの設計や製造は行わないが、すべての主要SiPhoファウンドリが依存するエンジニアードな出発材料を製造する。上述のすべての需要レイヤー——より大きなクラスター、ASICあたりのより多くのトランシーバー、SiPhoのシェア拡大、スケールアップ光学、メモリプーリング、プラガブル→NPO→CPOの移行——がPhotonics-SOIウェーハ需要に変換される。そしてSoitecがそれを事実上すべて供給している。

Photonics-SOIとSmart Cutモート

SoitecのAI投資テーゼの中心はPhotonics-SOIだ。標準的なシリコンウェーハは単に厚い結晶シリコンの板に過ぎない。Soitecのウェーハは根本的に異なる：約220ナノメートルに精密制御された超薄トップシリコン層、埋め込み酸化膜（絶縁体）層、そしてその下の機械的「ハンドル」ウェーハで構成される。このエンジニアードな構造がシリコンフォトニクス、RF、先端ロジック向けの基板であり、Soitec独自のSmart Cutプロセス——同社の競合モートの基盤——を用いて製造される。

Smart Cutプロセス図

(出典: Convequity)

220nmという厚さは任意ではない。フォトニックチップ上で、トップシリコン層は単なる基板ではなく——光が伝搬する光ハイウェイだ。シリコンは下の酸化膜（約1.45）よりはるかに高い屈折率（約3.5）を持ち、この大きなコントラストが全内部反射によって光をシリコン層内に閉じ込める——光ファイバーケーブルがコア内に光を閉じ込めるのと同じだ。しかし光が複数の重なり合うモードに分裂してシグナルを乱すのではなく、単一の明確な波としてクリーンに伝搬するためには、シリコン層の厚さが搬送する光の波長に一致しなければならない。データセンター光学で使用される1550nm波長では、約220nmのシリコンが単一モード動作のスイートスポットだ。数十ナノメートルの厚すぎ・薄すぎで導波路は正しく機能しなくなる。ウェーハ全面の厚さ均一性は美観ではなくミッションクリティカルであり、まさにこの均一性をSmart Cutが実現する。

Smart Cutは従来の堆積では解決できない問題を解決する：絶縁ガラス層の上に原子レベルで完全な単結晶シリコン層をどう配置するかだ。プロセスは2枚のウェーハを使用する。ドナーウェーハが薄いシリコン膜を供給し、ハンドルウェーハは事前に二酸化シリコン（「埋め込み酸化膜」ガラス層）でコーティングされ完成品の構造基盤となる。Soitecはまずドナー表面下の精密制御された深さに水素イオンを注入し、埋め込み弱点——事実上、見えない水平面に沿ってウェーハを事前にスコアリングする。次にドナーを裏返してハンドルウェーハに直接ボンディングする。両面は極めて平坦かつ清浄であるため、接着剤なしで原子レベルで融合する。

制御された低温熱処理により、注入された水素が微小な気泡に合体し、事前定義された面に沿ってドナーをきれいに分割する。結果は、ハンドルウェーハ上に転写された原始的なシリコンの薄片——完成したシリコン/酸化膜/シリコン構造——であり、ドナーの大部分はそのまま無傷で剥離する。軽い研磨後、SOIウェーハは出荷準備が整い、ドナーはラインに再投入されて再利用される。

このプロセスの2つの特徴がSoitecの経済性を支える。第一に、各ドナーウェーハは多数の注入-ボンディング-分割サイクルを経てリサイクルされ、完成ウェーハあたりのシリコン消費量を大幅に削減し粗利を保護する。第二に、イオン注入の精度により、Soitecはトップ層の厚さを300mmウェーハ全面で数ナノメートル以内に制御できる——競合アプローチでは本質的に達成不可能であり、大量生産フォトニクスおよび先端ノード顧客にとってハードな要件だ。

重要なのは、Smart Cutはフォトニクス固有の技術ではないことだ。これはSoitecがSOIファミリー全体で使用し選択的にライセンスするプラットフォームプロセスだ：スマートフォンのラジオフロントエンド向けRF-SOI、IoT・自動車・エッジAI向け低電力ロジックのFD-SOI、そしてシリコンフォトニクス向けPhotonics-SOI。各カテゴリーは異なるレシピを要求し、各関連ファウンドリとの複数年の認定が必要だ。Smart Cutは共通エンジンであり、ウェーハ仕様と顧客認定がエンドマーケットを定義する。この区別は重要だ——あるカテゴリー（通常RF-SOI）のSmart Cutライセンスを保持しても、Photonics-SOIで競争するために必要なレシピ、計量学、認定は保持していない。

市場・競合ランドスケープ

Photonics-SOI vs 標準SOI

「Photonics-SOI」という名前はやや誤解を招く：ウェーハ自体にフォトニクスが組み込まれているわけではない。導波路、変調器、グレーティングカプラがパターニングされる前の出発材料として、SiPhoファウンドリが必要とする正確な仕様に設計されたSOI基板に過ぎない。エレクトロニクスグレードSOIとの違いは形式的なものではなく——これが別市場である理由の核心にある：

- 埋め込み酸化膜（BOX）厚 Photonics-SOIはハンドルウェーハから導波路を光学的に分離するため、厚いBOX（通常約2〜3µm）を使用する。RF-SOI（スマートフォンの無線周波数用）やFD-SOI（低電力デバイス用）は電気的分離のためにはるかに薄いBOX層を使用

- トップシリコン層 主流のSiPhoプラットフォームは単一モード導波路向けに約220nmの結晶シリコンをターゲット。FD-SOIは約12nm、RF-SOIは異なる厚さとトラップリッチ・ハンドルウェーハを使用

- 厚さ均一性と欠陥密度 導波路の実効屈折率はトップシリコンの厚さバラつきに極めて敏感。Photonics-SOIの仕様はどのエレクトロニクスSOIグレードよりも厳密

ロードマップ：Photon→Photon Plus→Photon Ultra

Photonics-SOIは静的なSKUではない。Soitecのプラットフォームはプラガブルからコパッケージド・オプティクスへの業界シフトに明示的にマッピングされた進化するファミリーだ：

- Photonシリーズ 現在の400G/800Gプラガブル向けに大量生産中のベースラインプラットフォーム

- Photon Plus（200mm/300mm）先進プラガブルと初期CPO設計をターゲットとした強化された厚さ均一性と歩留まり

- Photon Ultra（200mm/300mm） 1.6T以上のプラガブルと完全CPO向けの次世代ファミリー。スイッチASICからミリメートルの距離に位置する光エンジンの極端な密度・チャネル数・熱制約に必要な、より厳格な厚さ制御と低欠陥密度

このロードマップが重要な理由は二つだ。第一に、モートが動的であること：各世代がより厳しい仕様での新たなファウンドリ共同認定を必要とし、Soitecと希望する第二ソースとの差を拡大する。第二に、今後のTAMの上方修正はSoitecが今日の製品を明日のアプリケーションに無理に適用することに依存しない——CPOグレードのウェーハは既に顧客ロードマップに対して開発中だ。

SoitecがSmart Cutをライセンスする理由

Soitecがコア知財をライセンスアウトする理由を問うのは合理的だ。答えは、選択的で厳密にスコープされたライセンシングがモートを侵食するのではなく強化するということだ：

- 顧客が要求するデュアルソーシング——ただし成熟カテゴリーのみ。 大量生産・コモディティ化されたSOI層（特にRF-SOI）では、ファウンドリやIDMは通常、ファイル上に信頼できる第二ソースなしには基板を認定しない。Soitecは限定数のパートナー——最も顕著なのは信越化学——に対し、厳密に制限されたスコープでSmart Cutをライセンスすることで、自社の条件でこの要件を満たしている

- Photonics-SOIには事実上スケールで認定された第二ソースがない。 Photonics-SOIは比較的新しく、RF対比で低ボリュームで、ファウンドリごとのカスタムレシピに紐づくため、SiPhoファウンドリ（TSMC、GF、Tower、Intel）はライセンシーがプロダクショングレードの仕様に達するのを何年も待つのではなく、Soitecをデファクトのプライマリソースとして認定してきた

- キャパシティヘッジとロイヤルティ収入。 ライセンシーがコモディティSOI層のサイクル的オーバーフローを吸収——Soitecは設備投資や在庫リスクを負わずにロイヤルティを徴収

- 先制。 潜在的競合を制限されたライセンシーに転換することは、訴訟に頼るより持続的な防御だ

重要なポイント：Smart Cutへのアクセス ≠ Photonics-SOI能力。モートは(1)特許IP、(2)数十年にわたる蓄積されたプロセスノウハウと計量学、(3)各ファウンドリのPDKとの複数年の共同認定——の組み合わせだ。ライセンシングはこの3つのうち最初のものしか移転せず、それも厳密に限定されたアプリケーションスコープ内でのみだ。Photonics-SOIについては、3つのレイヤーすべてがほぼ完全にSoitecに残留している。

競合の実態

だからこそPhotonics-SOIは、技術的にはより広いSOIウェーハ市場のサブセグメントでありながら、実際には一社の市場だ。いくつかの企業がSmart Cutライセンスを保有するか隣接するSOIプロセスを運用しているが、構造的理由により主要SiPhoファウンドリで認定済みの大量生産ステータスに達した企業はない：

- 信越化学 SoitecのSmart Cutライセンシーとして最も長い歴史を持ちRF-SOIでは信頼できる第二ソースだが、フォトニクスグレードのボリュームは控えめ

- GlobalWafers 200mm SOIと特殊基板に参入しているが、300mmフォトニクス層にはスケールで浸透していない

- Simguiおよび他の中国サプライヤー 国内RF-SOI需要に対応しフォトニクスグレードの開発を進めているが、TSMC・GF・Tower・Intelでの認定を欠く

- 代替プラットフォーム——窒化シリコン（SiN）、薄膜ニオブ酸リチウム（TFLN）、III-V-on-Siハイブリッド——は特定のニッチに対応するが、大量CMOSフォトニクスのPhotonics-SOIベースウェーハの代替ではなく補完だ

結果は、Soitecに強く傾いた構造的なほぼ独占であり、チャネルチェックは業界文献で引用される95%超のシェアと一致している。モートはIPだけでなく認定ロックインによっても強化される：各ファウンドリプロセスノードは特定のウェーハ仕様とサプライヤーに対して認定され、大量生産フォトニクスラインで第二ソースを再認定することは複数年、数百万ドル規模の作業であり、顧客は余程のことがない限り着手しない。

*Pt.2へ続く——TAMビルド、バリュエーション、感度分析*

Soitec——シリコンフォトニクスの始点 Pt.1