米国による半導体制裁は、ファーウェイに技術的な遅れをもたらすはずでした。しかし2026年、同社はKirin 9050を「世界のフラッグシップ市場への復帰を告げるチップ」として公式に語り始めています。しかも中身は、単に追いついたという話ではありません。ウェハ同士を1.5µmという間隔で直接つなぐ製造技術を量産に乗せ、TSMCやインテルがまだ到達していない領域に先に足を踏み入れています。
本稿では、なぜ制裁が裏目に出つつあるのか、そしてファーウェイが言う「ロジック折り畳み」が既存の3D実装と何が違うのかを解説します。
制裁が買えたのは時間だけだった
中国の先端半導体サプライチェーンへのアクセスを断つという政策は、そもそも非常に危うい一手だと私たちは考えています。
サッカーの試合で、相手の勢いを止めるために反則を繰り返すようなものです。反則をしても自分の技術が上がるわけではなく、稼げるのは時間だけです。しかも反則が多すぎれば、かえって相手に塩を送ることになります。障害物に慣れた相手にとっては、不利な条件で戦い続けること自体が加重トレーニングとなり、内側から強くしてしまうからです。そして反則を使い切ったとき、目の前にいるのは最初よりも強くなった相手です。
いま米中の競争で起きているのは、まさにこれです。より正確に言えば、ファーウェイのCIDMと、米国が束ねる世界の半導体サプライチェーンとの競争です。
CIDMという独自の枠組み
【補足】CIDM（中国型の垂直統合デバイスメーカー）とは
- 仕組み: ファーウェイがサプライチェーン全体の中心的な調整役であり続けながら、重要な機能を独立した企業や外部サプライヤーへ切り出す形態です。切り出された企業は、ファーウェイ（多くの場合はハイシリコン）にも外部顧客にも製品を売ります。
- 従来のIDMとの違い: インテルのような垂直統合型メーカーは、全工程を自社内に抱えるため統制は効きますが、社内チームが「社内向けの論理」で動きやすいという弱点があります。CIDMは、外部顧客との取引を通じて各社に顧客本位の姿勢を強制しながら、ファーウェイ向けの取引でチェーン全体の足並みをそろえます。
- なぜ効いているのか: 制裁によって外部調達の道を塞がれたことが、結果的にこの体制を作らせました。統制と競争圧力を両立させる構造になっています。
制裁が裏目に出るとすれば、どこでか
私たちの基本的な見方はこうです。AGI（汎用人工知能）やASI（超知能）が十分に早く到来して、中国の先端製造の実力に対する人材とノウハウの差を一気に埋めてしまわない限り、この制裁政策は派手に裏目に出かねません。
私たちは何年も前から中国の半導体製造装置産業に対して強気の見方を取ってきました。ただ、カバレッジと読者層の性質上、中国の進歩によって影響を受けうる保有銘柄への注意喚起以上に、実行に移せる示唆を出すのは難しい状況が続いていました。本稿ではまず、ファーウェイが実際に何を作り上げたのかを掘り下げます。
2026年が節目になった理由
ここ数年、中国国内メディアはファーウェイのチップ詳細やサプライチェーンの進捗を報じることを厳しく制限されてきました。理由はおそらく、追い上げの初期段階で追加制裁を招き、産業全体の足が止まることを恐れたからです。
だからこそ、その制限が解かれ、ファーウェイが製品発表でも技術論文でもKirin 9050の仕様を公表し始めたという事実そのものが、状況の変化を示すシグナルになります。
半導体の世界では、生産に関する数字が公の場に出るのは、シリコンが既に流れ始めた後です。ハイシリコンのハー・ティンボー社長が2026年5月のIEEE ISCASでその数字を示した時点で、チップは既に少量生産に入っていたと考えるのが自然です。秋のMate／Puraシリーズの発表は、それを追認したにすぎません。
見出しになるのはTau Scaling（タウ・スケーリング）と、中国国産のiDUV露光装置による生産です。しかし本質的な問いはもっと上の階層にあります。中国型のCIDMが、既存の半導体の世界秩序にどう追いつき、あるいはどう追い越すのか、という問いです。
2020年9月にTSMCがハイシリコン向けの供給を停止してから6年。ファーウェイはいま、2つの公式な答えを持っています。Tau Scalingのもとでのロジック折り畳みによる本物の3Dコンピュートチップと、CIDMによる大量・低コストの製造です。本稿で主に扱うのは前者です。
露光技術の世代
【補足】iDUVとEUVとは
- iDUV（液浸DUV）: EUV以前の世代の露光装置です。レンズとウェハの間を液体で満たすことで解像度を高めます。中国が国内で製造できるのは、現時点でこの世代です。
- EUV（極端紫外線）: より短い波長を使う最新世代で、実質的にオランダのASMLが独占しています。中国はこれを輸入できません。
- 本節の論点: ファーウェイは最新の露光装置なしで先端チップを作る必要があり、その制約こそが「平面で微細化できないなら垂直方向に折り畳む」という発想を促した、という構図です。
ロジックの3D化は、NANDやHBMより格段に難しい
3D NANDが量産に入ったのは2013年、サムスンが24層の第1世代V-NANDを投入したときです。
考え方は直感的です。データを収める床が1階しかないなら、高い建物を建てて、1平方ミリメートルあたりの記憶密度を上げればよい。NANDが最初に3D化したのは、メモリ（DRAMとNAND）が平面での微細化に先に限界を迎えたからです。コンピュート用のチップと違い、メモリではEUVを導入してもコストに見合う効果が得られにくいという事情がありました。
以来、NANDの進化は「鉄筋コンクリートが発明された後の高層ビル」の物語です。より高く、より深い穴を掘れるように。いまや300層を超えようとしています。ボトルネックは、より優れた露光（セルを小さく密に）から、より優れたエッチング（深い穴を垂直に掘る）へと移りました。ラムリサーチ（LRCX）などが主役になる領域です。高層ビルに例えるなら、より高く強固な芯の筒を作り、その中に速いエレベーターを通す作業にあたります。
(出典: Convequity)
DRAMが積み上がらない理由
DRAMはこうした3D構造を持ちません。動作周波数が高く、記憶内容が揮発するという性質のせいで、高い構造の中で信号品質と性能を保つのが難しいからです。
300メートルを超える超高層ビルの多くがオフィスや商業施設で、最上層にホテルが入る程度なのと似ています。純粋な超高層住宅はまず見かけませんし、300メートルの工場となればなおさらです。中にいる人が頻繁かつ高速に上下移動する必要があり、階どうしをきちんと分ける必要もあるからです。
その回避策がHBMです。1つのDRAMの階の中に3D構造を作り込むのではなく、完成したDRAMの階を積み上げる。これでチップ内部の信号の問題は和らぎますが、積層した以上、垂直方向に密度の高いバスが必要になります。
密度の代償
【補足】TSVとマイクロバンプとは
- TSV（シリコン貫通電極）: チップを垂直に貫く配線です。建物のエレベーターシャフトにあたります。オフィスビルなら8〜12基で足りますが、住戸が密集する高層住宅ははるかに多くを必要とします。HBMは後者です。
- マイクロバンプ: 積み重ねたチップ同士をつなぐ微細なはんだの突起です。階と階をつなぐロビーのような役割を果たします。
- なぜコストに効くのか: シャフトとロビー（TSVとマイクロバンプ）が、本来ならビットを記憶できたはずのシリコン面積を食います。同じ工場で1GBのHBMを作る面積があれば、汎用DRAMなら約3GB作れる計算です。HBMの利用可能容量あたりの単価が汎用DRAMの約3倍になるのは、そのためです。
(出典: Convequity)
HBM4で見え始めた限界
HBM4は、積層を増やしながら帯域を伸ばし続けることの限界が見え始める世代です。階をまたいで速度を保つには接続を増やす必要があり、つまりチップ間の配線を増やさなければなりません。HBM3Eは10.5×12.0mm（約126平方ミリメートル）の面積におよそ1,500個のマイクロバンプを持ちますが、HBM4では約3,000個が必要になります。DRAMのチップに3,000個の穴を開け、隣のチップまで配線するということです。
バンプの間隔（ピッチ）で見ると、HBM3Eは30〜40µm程度、HBM4は25µm程度へと詰まりますが、それでもハイブリッドボンディングには移行せず、従来型のマイクロバンプを使い続けます。
はんだをやめて銅を直接つなぐ
当初、業界はHBM4でハイブリッドボンディング（銅と銅を直接接合する方式）を採用する計画でした。DRAMのチップ同士が、はんだの突起を介さずに直接つながる方式です。
これは信号品質と性能で有利なだけでなく、HBMにとって致命的な信頼性の問題を回避できます。はんだの突起は、GPUクラスター（NVIDIA（NVDA）などのGPUを多数連結した計算基盤）が動作する高速・高温の環境に長期間さらされると信頼性が落ちます。GPUクラスターで最も多い故障がHBMの故障である理由は、まさにこの密集した微小なはんだ接合部が、稼働後に欠陥を起こすからです。
(出典: Convequity)
ハイブリッドボンディングにはその問題がありません。銅が銅に直接接合され、チップ自身の絶縁膜に封じ込められるため、積層の高さを抑えながら信頼性と性能を大きく改善できます。
(出典: Convequity)
ただし、この技術は要求が厳しく、主流のメーカーはまだ高い歩留まりに到達していません。ロジック向けの先端実装を担うTSMC（TSM）も例外ではありません。
【補足】ハイブリッドボンディングの作り方
- 工程: 細く深いTSVを掘って銅を充填し、その銅をチップ表面の保護膜（通常は酸化シリコン）より3〜5ナノメートルだけ低く後退させます。
- 接合: 2枚のチップを向かい合わせに置き、300℃以上に加熱すると、銅は酸化シリコンより大きく膨張して2つの銅面が永久に接合します。長時間の高温使用でひび割れうるはんだ接合とは、耐久性が根本的に異なります。
(出典: Convequity)
- 難しさ: 深い穴を正確に掘る工程と、2枚を重ねるときの位置合わせ精度。この2つが、接合の間隔をどこまで詰められるかを決めます。
TSMCのSoICとAMDの3D V-Cache
TSMCで最も先進的なロジックの3D積層はSoICと呼ばれる一群の技術です。AMD（AMD）の3D V-Cacheはそのうちのひとつ、SoIC-Xという方式を使っています。完成したキャッシュ用のチップを、演算用のチップの上に接合する「チップ・オン・ウェハ」の工程です。現在も商用のSoIC製品の主力であり、接続の間隔はおよそ9µmです。
ここで一点、後の議論のために押さえておきたいことがあります。この種の図で上下に並ぶチップは、それぞれが別個のチップだという点です。設計され、テープアウト（設計を確定して工場へ送ること）を個別に済ませ、その後で一方を他方の上に載せ、何らかのインターフェース経由で会話します。これはチップを積んでいるのであって、ファーウェイの言うロジック折り畳みとは別物です。断面図にすると見た目はほとんど同じですが、中身が違います。
(出典: Convequity)
Tau Scalingとウェハ同士の接合
AMDの3D V-Cacheはチップ・オン・ウェハです。完成したキャッシュのチップを切り出し、演算用のウェハに接合します。完成した2つのチップを積んでいるわけです。TSMCのSoIC-Xはこれを約9µmで行います。各層がそれぞれ完結した単位なので、垂直方向のつながりはある程度まばらでも構いません。
ファーウェイが主張しているのは、その次の段階です。ウェハ・オン・ウェハのハイブリッドボンディング、つまりウェハ同士を丸ごと接合してから切り出す方式です。接合が十分に密であれば、2つの層は「2つのチップ」として振る舞うのをやめ、「1つの設計」として振る舞い始めます。ある機能の一部が下の階に、残りが上の階にある状態です。
ファーウェイとCIDMのパートナー各社（特にCXMT、YMTC、SMIC、SiCarrierなど）は、1.5µmのウェハ間ハイブリッドボンディングを、ほぼ100%の歩留まりで今年量産に投入したとしています。HBM4の約25µmのマイクロバンプに対して約17倍、TSMCの約9µmのSoICに対して約6倍の細かさであり、TSMCの3D積層のロードマップより数年先を行く水準です。
懐疑論はどこまで正しいか
TechTechPotatoのイアン・カトレス氏はこれに懐疑的です。実際に出荷されているのはV-Cache方式の、完成したブロック同士の積層（CPUの上にSRAM）にすぎず、2µmを下回るピッチは2030〜31年の目標であって、いま量産されているものではない、という見立てです。
分割のしかたについては、同氏の指摘は正しいと私たちも考えます。第1世代の折り畳みはゲート単位ではなくブロック単位であり、機能ブロック同士を重ねる形です。しかしピッチについては違います。2µmを下回るピッチは2030年の目標ではなく、2026年に量産され、今日買える端末に入っています。
ピッチが決定的に重要なのは、それが上の層を「隣人」にするのか「別のチップ」にするのかを決めるからです。
約9µmでは垂直方向のつながりはまばらです。信号は上の階へ行く前に、横方向へかなりの距離を移動しなければなりません。だから設計者は、その積層を「バス経由で会話する2つのチップレット」として扱います。約1.5µmでは、つながりの密度はおよそ36倍になります。信号はほぼその場で上の階へ抜けられるため、2枚のウェハは1つの設計の追加のメタル層のように振る舞います。ブロック単位の分割という点は同じでも、配線のあり方はまったく別物になります。
ピッチという物差し
【補足】ピッチとは
- 意味: 接続点どうしの間隔です。数字が小さいほど、単位面積あたりの接続点が多くなります。
- 効き方: 間隔が半分になれば、同じ面積に置ける接続点は約4倍になります。9µmから1.5µmへの変化が約36倍にあたるのはこのためです。
- なぜ本質なのか: 接続点がまばらなら、上下の層は別々のチップとして設計するしかありません。十分に密になって初めて、設計者は上の層を「もう1枚のメタル層」として扱えるようになります。同じ断面図でも、ピッチの数字ひとつで設計の自由度が変わります。
「積む」と「折り畳む」は何が違うのか
ロジックのチップを積むこと自体は、新しい発想ではありません。先端実装のロードマップには既に載っています。
AMDが示してきた道筋がわかりやすい例です。同社はチップレット（小さなチップを1つのパッケージにまとめる方式）でサーバー向けCPUを作った最初の企業でした。最初はチップを横に並べる。次にそれを積む。
同じ機能のチップを積む段階では、同じ面積により多くの同じものを載せることが目的になります。XY方向のサイズを大きくせずに、キャッシュやコアを増やす。この段階では層をまたぐ通信はほとんど発生しません。通信の大半は自分の階で完結するため、TSVの密度は低くて構いません。だからこそ最初の一歩として取り組みやすいのであって、積層に意味がないという話ではありません。
ロードマップを右へ進むと、層ごとに違う仕事をさせる段階に入ります。CPUの上にSRAMを積む、演算の上に入出力を積む。これは階をまたいで絶えず会話する場合にしか成立しません。キャッシュを埋めるたび、命令が通るたびに通信が発生するので、層間の入出力量は跳ね上がり、ピッチを詰めるしかなくなります。
そして右端にあるのが回路のスライシング、すなわちロジック折り畳みです。1つの回路がXY平面に並べられるのではなく、Z方向に分割されます。左から右へ進むほど複雑さは跳ね上がりますが、得られるものも大きくなります。より本物の3Dチップに近づくからです。
(出典: AMD)
いま量産に入っているのは、TSMCのダイ・オン・ウェハ工程を使ったAMDの3D V-Cache（CPU上のDRAM/SRAM）と、機能ブロック同士を重ねるインテル（INTC）のMeteor Lakeです。これに対してファーウェイが示し、2026年9月からKirin 9050 Proで実際に出荷しているのは、回路のスライシングへ一歩踏み込んだものです。正確に言えば、現時点では機能ブロックの分割と、最上位の配線層における回路スライシングとの混成です。
何が「折り畳まれて」いるのか
懐疑的な見方の多くは、ロジック折り畳みを頭の中で「3D積層、前からある話」の引き出しに入れてしまうところから生まれます。カトレス氏の反応もそうでした。だからこそ、「折り畳み」が何を意味するのかを正確にしておく価値があります。
私たちがフォローしている専門家も、最初の反応は同じでした。「ムーアの法則に並ぶ法則」という言い方は誇張に聞こえる、と。しかしハー・ティンボー氏のISCAS講演を通して読んだ後、彼らは見方を変えました。ある専門家は、ロジック折り畳みを今後10年で最も影響の大きいロジック設計技術だとまで評しています。彼らが付け加えた指摘も重要です。あらゆる小さな進展が「大ブレークスルー」として見出しになる環境では、本当に今後10〜20年の集積回路設計を作り変える技術が、同じ雑音の中に埋もれてしまう。今回まさにそれが起きていると私たちは考えており、だからこそ以下では見出しではなく仕組みの説明に紙幅を割きます。
紙を折るという比喩
名前から始めましょう。この言葉は文字どおりの意味です。
1枚の紙にチップの配置図を描き、左端から右端まで1本の配線を引きます。その紙を半分に折り、両半分を向かい合わせにします。さっきまで紙の両端にあった配線の端と端は、いまや紙の厚さ分しか離れていません。ロジック折り畳みがチップに対してやっているのはこれです。折り目にあたる接合面がハイブリッドボンドであり、平面上では遠く離れていた点どうしが、その面を通って出会えるようになります。
この「高さのショートカット」が機能するのは、接合面がハッチ（昇降口）で埋め尽くされている場合だけです。ピッチとは、その面に並ぶハッチの間隔のことです。上下方向ではなく、横方向の密度を指します。粗い接合は、床に数個のハッチが空いているだけ。細かい接合は、数µmおきにハッチがある状態です。配線は、レイアウトが必要とするほぼどの位置でも上階へ抜けられます。粗い接合は「積層」であり、細かい接合が「折り畳み」です。
ロジックのチップは3階建ての建物
【補足】メタル層とテープアウト
- 1階（トランジスタ層）: 基板、拡散層、活性層、ポリシリコン。実際に計算を行う素子が置かれる階です。
- 2階（M1〜M7）: ブロック内部の配線層です。CPUコア、NPUのスライス、モデムといった1つのブロックの中で、論理・データ・局所的なクロックを配ります。
- 3階（M8〜M10、最上位メタル）: ブロックをまたぐものを運びます。クロックの幹線、バス、電源です。この層は太く幅広く作られるため、RC（抵抗×容量。小さいほど遅延が少ない）が低く、チップ全体を横断できます。
- 屋上（バンプ／RDL層）: パッケージや別のチップとつながる層です。
- テープアウト: 設計を確定して製造工場へ送ることを指します。従来はチップごとに個別に行われてきました。
(出典: Convequity)
屋上どうしを重ねる、従来のやり方
集積回路は何十年もこの構造で設計されてきました。次の進化は、2枚目のチップを裏返して1枚目に重ね、2つの屋上をバンプ経由でつなぐことでした。
(出典: Convequity)
効果はすぐに表れます。トランジスタの寸法を変えないまま、1平方ミリメートルあたりのトランジスタ密度が2倍になる。HBMがDRAMのチップで、SoICが3D V-Cacheのロジックのチップでやっているのは、本質的にこれです。だから知識のある読者はこう問うはずです。それはロジックの3D積層にすぎないのではないか、なぜそれが「ムーアの法則に並ぶ法則」なのか、と。
「何を積むか」ではなく「何として設計するか」
ファーウェイはこの問いを避けていません。ハー・ティンボー氏の講演自体が、ロジック折り畳みを3D NANDとHBMの系譜に明確に位置づけています。「ロジックの3D積層」と呼ぶことは間違いではなく、同じ技術の道筋にあります。重要な違いは、3Dかどうかではなく、何が積まれているのかです。
HBMでも、3D V-Cacheでも、Meteor Lakeでも、積層の中の各チップは、それぞれ独立したチップとして設計され、独立したチップとして完成させられ、独立したチップとしてテープアウトされました。その後で誰かが、2つを会話させるためのインターフェースを考えたのです。3Dと呼ぶことはできても、設計そのものは2次元のままで、それを2回、あるいは複数回やっているにすぎません。
ファーウェイがやっているのは、2つの層を最初から1つのチップとして設計し、接合層をメタル層の中の「もう1つのビア層」として扱うことです。M9とM10の間のビアと何ら変わらない扱いをする、ということです。
これが可能になるのは、ハイブリッドボンドのピッチが最上位メタルのピッチに十分近づいたからです。上のチップのM10と、下のチップのM10が、実質的に1つの配線層として振る舞う。そこまで来ると、SoCの最上位は「フロアプラン（間取り図）」であることをやめ、「ビルディングプラン（建物全体の計画）」になります。ファーウェイ自身の言葉では、「マクロ単位の離散的な最適化」から「セル単位の連続的な最適化」への移行です。言い方は難しいですが、指しているのは同じことです。
私たちが最も使いやすいと感じている言い換えはこうです。SoICはロジックのチップを積む。折り畳みはロジックの回路を積む。 前者では、互いに会話する2つのチップができあがります。後者では、たまたま2枚のウェハで製造された1つのチップができあがります。ネットリストは1つ、タイミング収束も1回、切り出した後のチップも1つです。
本稿の内容はすべてここから導かれます。接合が最上位メタルのように振る舞うほど細かくなったことで、最上位の配線層が2枚のウェハにまたがれるようになった。その結果、1平方ミリメートルあたりのトランジスタ数（密度）と、それらの間の経路の短さ（遅延）という2つの配当を同時に得られる、ということです。
これを測る指標が、ハイブリッドボンドのピッチを最上位メタルのピッチで割った比率です。Part 2では、Kirin 9050 Proの2つの層が実際にZ方向でどう分割されているのかと、投資家にとっての意味合いを扱います。
コンヴェクィティ 
